静电放电(ESD:（Electrostatic_Discharge)是什么）

让让我们来谈谈什么是静电放电(ESD)？

这应该是所有电子元器件或集成电路系统过度电应力损坏的罪魁祸首。因为静电通常有非常高的瞬时电压(几千伏)，这种伤害是毁灭性的，是永久性的，会导致电路直接烧毁。因此，防止静电损坏是所有集成电路设计和制造中的首要问题。

静电通常是人为产生的，如生产、装配、测试、储存、搬运等过程中。可能会导致静电在人体、仪器或设备，甚至部件本身积聚。当人们在不知不觉中接触到这些带电物体时，就会形成放电路径，通过静电放电瞬间损坏电子元器件或系统(这就是为什么在维修电脑之前，必须在工作台上佩戴腕带。芯片防止静电对人体的伤害)，就像储存在云层中的电荷瞬间冲破云层产生猛烈的闪电，将大地劈开，而且一般是在雨天，因为空气湿度很高，容易形成导电引线。

那么，如何防止静电放电伤害呢？当然，首先改变环境，从源头上减少静电(比如减少摩擦，少穿羊毛衫，控制空气温湿度等。).当然，这不是我们今天讨论的重点。

今天我们要讨论的是电路中如何涉及保护电路。当外界有静电时，我们的电子元件或系统可以保护自己不受静电损害(其实就是安装了避雷针)。这也是许多IC设计者和制造商的头号问题。许多公司都有专门从事ESD设计的团队。今天就和大家聊聊基础理论，一步步讲解ESD保护的原理和注意事项。你会发现前面说的PN结/二极管、三极管、MOS管、snap-back都用上了。

上一个题目在讲解PN结二极管的理论时，说到二极管有一个特性：正向导通，反向截止，当反向偏置电压继续增大时，会发生雪崩击穿，发生导通。我们称之为箝位二极管。这是我们设计静电防护所需要的理论基础。我们就是利用这种反向截止的特性，让这个旁路在正常运行的时候打开，而当外面有静电的时候，这个旁路二极管就会雪崩，形成一个旁路通路，保护内部电路或者电网(是不是类似于家里的水槽有一个溢流口，防止水龙头关着的时候整个卫生间进水)。

那么问题来了，这个保护电路的这个击穿是不是彻底死了？是一次性的吗？

当然不是。PN结的击穿分为两种，即电击穿和热击穿。电击穿是指雪崩击穿(低浓度)和齐纳击穿(高浓度)，而这种电击穿主要是由于载流子的碰撞电离产生新的电子-空穴对，所以可以恢复。然而，热击穿不能恢复，因为热积累导致硅(Si)熔化和燃烧。因此，我们需要在导通的瞬间控制电流。通常，高电阻与保护二极管串联。

另外，你能不能举一反三的理解为什么ESD区可以形成硅化物？还有一个理论给大家。ESD一般在芯片输入端的焊盘旁边，而不是芯片内部，因为我们总希望外部的静电需要第一时间放电。放进去会有延迟(注意我前面解剖的芯片。焊盘旁边有二极管。甚至还有两级ESD，从而达到双重保护的目的。

在我们谈论ESD的原理和过程之前，让让我们谈谈ESD标准和测试方法。根据静电的产生方式和对电路的破坏方式，通常有四种测试方法HBM:人体模型(HBM)、机器模型(CDM)、电荷器件模型(CDM)和场感应模型(FIM)。但业界通常采用前两种模式进行测试(HBM，MM)。

1、人体放电模式(HBM):当然是人体摩擦产生的电荷突然撞击芯片释放的电荷，导致芯片烧毁、击穿。秋天摸别人经常触电，就是这个原因。业界也有针对HBM的ESD标准的痕迹(MIL-STD-883C法3015.7，等效人体电容100pF，等效人体电阻1.5Kohm)，或者国际电子工业标准(EIA/JESD22-A114-A)，看你要遵循哪一个。如果是MIL-STD-883C法3015.7，规定小于2kV为1级，2kV~4kV为2级，4kV~16kV为3级。

2、机器放电模式(MM):当然，机器(比如机器人)产生的静电是通过引脚接触芯片释放的。子标准为EIAJ-IC-121 method 20(或标准EIA/JESD22-A115-A)，等效机阻为0(因为金属)，电容仍为100pF。因为机器是金属的，电阻为0，放电时间很短，几乎在ms或us之间。但更重要的是，由于等效电阻为0，电流很大，所以即使是200V MM放电也比2kV HBM放电危害更大。而且因为机器本身有很多电线会相互耦合，电流会干扰随时间的变化。

ESD测试方法类似于FAB中的GOI测试。指定引脚后，给它一个ESD电压，过一段时间后，再回来测试电性，看是否损坏。没问题，再加一步ESD电压一段时间，然后测试电性能。如此反复直至击穿，此时的击穿电压为ESD失效阈值电压。通常，我们对电路施加三次电压(3次电击)。为了缩短测试周期，初始电压通常为标准电压的70% ESD阈值，每一步可根据需要自行调整50V或100V。

另外，由于每个芯片中有很多pin管脚，无论你是单管脚测试还是组合管脚测试，都可以分为几种组合：I/O-pin测试(输入输出管脚)、pin-to-pin测试、Vdd-Vss测试(输入到输出)、Analog-pin。

1.I/O引脚：ESD测试分别在输入引脚和输出引脚上进行，有四种组合：输入正电荷、输入负电荷、输出正电荷和输出负电荷。测试输入时，输出和其他引脚都悬空，反之亦然。

2.管脚间测试：管脚间发生静电放电形成回路，但是如果两个管脚测试组合太多，因为任何I/O要想影响整个电路都要先经过VDD/Vss给整个电路供电，所以改进版是用某个I/O管脚加正或负的ESD电压，其他所有I/O一起接地，但是输入和输出都接地。

3、 Vdd和VSS之间的静电放电：只需要连接Vdd和Vss，所有的I/O都是浮空的，这样静电就可以在Vdd和Vss之间通过。

4、模拟管脚放电测试：由于模拟电路中很多差分对或运算放大器(OP AMP)都有两个输入，所以需要单独做ESD测试，即只针对这两个管脚，其他管脚都是悬空的。

好吧，那介绍静电放电的原理和测试。接下来，让让我们谈谈过程和设计因素。

随着摩尔定律，器件尺寸越来越小，结深越来越浅，GOX越来越薄，更容易穿越静电冲击。而且在Advance工艺中，硅化物的引入也会使静电击穿更加尖锐，所以几乎所有的芯片设计都要克服静电击穿问题。

静电放电保护可以从FAB端的工艺来解决，也可以从ic设计端的版图来设计，所以你会看到Prcess有ESD选项层，或者设计规则有ESD设计规则供客户选择等等。当然，也有客户会根据SPICE模型的电学特性，通过版图来设计ESD。

1、 ESD进行中

要么改变PN结，要么改变PN结的负载电阻，只能通过ESD_IMP改变。用PN结改变负载电阻是非硅化物或串联电阻的方法。

1)源极/漏极的ESD注入

因为我们的LDD结构容易在栅极poly两侧形成两个浅结，而且这个浅结的尖角电场比较集中，又因为是浅结，离栅极比较近，所以受栅极末端电场影响比较大，所以LDD这样的尖角抗ESD能力很差(4kV)。然而，在这种情况下，这个额外MOS的栅极必须足够长，以防止穿通，并且由于器件不同，因此有必要单独提取器件的SPICE模型。

2)接触孔的ESD注入

在LDD器件的N漏极的孔下打一个P硼，深度要超过N漏极的深度，这样可以降低原漏极的击穿电压(8V - 6V)，这样可以在LDD尖角击穿之前引离漏极，从而保护漏极和栅极的击穿。所以这种设计可以保持器件尺寸不变，MOS结构不变，不需要重新提取SPICE模型。当然，这种智能是用在非硅化物工艺上的，否则你可以进入植入触点。

3) SAB(自对准硅化物块)

一般来说，为了降低MOS的互连电容，我们会采用硅化物/自对准硅化物工艺。但是如果这个器件工作在输出端，我们器件的负载电阻会变低，外部的ESD电压会全部加载在LDD和栅极结构之间，容易击穿损坏。所以我们通常在MOS的输出级用SAB(SAlicide Block)掩膜阻挡RPO，不形成硅化物，增加了增加一层光层的成本，但是ESD电压可以从1kV提高到4kV。

4)串联电阻法

这种方法不需要加面膜，应该是最便宜的。原理有点类似于第三种(SAB)增阻法，所以我特意给他串联了一个电阻(比如Rs_NW，或者HiR等。)，这也达到了SAB法。

:设计中的ESD

这完全取决于设计师的努力。一些公司已经在设计规则中为客户提供了解决方案。客户只需要跟着图纸走，其他人不走只能靠自己的设计师许多设计规则声明这只是一个指南/参考，而不是一个保证。一般来说，栅极/源极/主体短接在一起，漏极结连接到I/O端，以承受ESD的浪涌电压。NMOS被称为GGNMOS(栅极接地的NMOS)，PMOS被称为GDPMOS(栅极漏极PMOS)。

以NMOS为例，原理是栅极关断，源/体PN结原本零偏置短路。当I/O端有大电压时，漏极/体区的PN结被雪崩击穿。在瞬间，体区中存在大电流，并且衬底电阻之间的电压差导致体区/源极的PN正偏置。所以这个MOS的寄生横向NPN晶体管进入放大区(发射极结正偏，集电极结反偏)，所以表现出骤回特性。PMOS也是用同样的方法推导出来的。

这个原理看似简单，但设计的本质(诀窍)是什么？如何触发BJT？如何维护Snap-back？怎么做到HBM2KV或者4KV？

如何触发？必须有足够大的衬底电流，于是发展成现在广泛使用的多指交叉并联结构。但这种结构的主要技术问题是基区宽度增加，放大倍数降低，所以回跳不容易打开。而且随着手指数量的增加，各个手指会很难均匀导通，这也是ESD设计的瓶颈。

如果想改变这类问题，大概有两个途径(因为触发器是电压，提高电压不是电阻就是电流)1、使用SAB(SAlicide-Block)在I/O的漏极上形成高阻非硅化物区，使漏极的Block电阻增大，ESD电流分布更加均匀，从而提高放电能力；2、增加一个P-ESD (inner-pick-up imp，类似于上面的接触孔P ESD imp)，在N漏极下放一个P，降低漏极的雪崩击穿电压，更早有更多的雪崩击穿电流(详见文献论文：多指NMOS.pdf ESD上的内拾取)。

有两个关于Snap-back的ESD小常识分享给你：

1)我们通常可以看到NMOS的回跳特性更好，但实际上PMOS很难有回跳特性，PMOS的抗ESD能力一般比NMOS好。这个原因和HCI效应一样，主要是NMOS被击穿时产生电子，迁移率很高，所以Isub非常容易使体/源正向导通，而PMOS很难。

2)触发电压/保持电压：触发电压当然是前面跳回的第一个拐点，寄生BJT的击穿电压，应该在BVCEO和BVCBO之间。而保持电压是保持Snap-back持续导通，但不能进入闩锁状态，否则会进入二次击穿(热击穿)而损坏。另一个概念是二次击穿电流，即进入Latch-up后I 2 * R热量的突然增加导致硅熔化，而这是为了限制电流，可以通过控制W/L或者增加一个限流和高阻来实现。最简单和最常用的方法是增加漏极和SAB之间的距离(ESD规则的通用做法)。

栅极耦合)ESD技术

正如我们刚才所说，多指ESD设计的瓶颈是导通的均匀性。假设有10个手指，但是发生ESD放电时，这10个手指可能不会同时导通(通常是因为击穿)。通常只有2-3个手指会先打开。这是因为布局可以不要使每个手指的相对位置和电缆方向完全相同。这2~3个手指一导通，ESD电流就会集中在这2~3个手指上，而其他手指仍然是关断的，所以它的ESD保护能力只相当于2~3个手指，而不是10个手指。

这就是为什么元件尺寸做得非常大，但ESD保护能力却没有如预期的那样提高的主要原因。如果增加的面积不能不会像预期的那样带来ESD增强？实际上，它很简单，就是降低Vt1(触发电压)。我们通过提高栅极的电压，使衬底先导通而不是击穿，提前导通产生衬底电流。此时其他手指也可以导通，进入导通状态，这样每个手指都可以承受ESD电流，真正起到大面积ESD的作用。

手指也是一起开，一起开，让每个手指都能承受ESD电流，从而真正发挥大面积ESD效应。

但是GCNMOS的这种ESD设计有一个缺点，就是沟道导通时，电流容易造成栅氧化层击穿，所以他什么都不 see是一个很好的ESD设计方案。而且有源区越小，栅极电压的影响越大，而有源区越大，则越难开启跳回，因此很难把握。

还有一个复杂的ESD保护电路

SCR:可控硅整流器)，这是我们之前讲过的CMOS寄生的PNPN结构，触发产生Snap-Back和Latch-up，通过ON/OFF保护电路。你可以回过头来看，只要上一篇文章中抑制闩锁效应的因素的想法能够实现，但它只能应用于布局，而不是工艺，否则闩锁效应将再次失败。

最后，ESD设计的知识太深了。在这里，它这只是一本科普读物。基本上有如下几种ESD方案：电阻分压器、二极管、MOS、寄生BJT、SCR(PNPN结构)等等。而且，ESD不仅和设计有关，还和FAB 的过程，而且学问太深。我不我对这里不太了解，所以我不能。我不能给你任何进一步的细节。当然，还有业内的专业学习是没有止境的，只有在工作中不断学习才能产生更多的收入和效益。