jk触发器工作特点(JK触发器的工作原理及竞态条件)
JK触发器又叫通用可编程触发器,因为它的J和K输入具有预置和清零功能,它可以模仿任何其他触发器的功能。
JK触发器是SR触发器的改型,它没有非法状态。其中j输入类似于SR触发器的置位输入,k输入类似于SR触发器的复位输入,符号如下:
逻辑图
如上所述,JK触发器是SR触发器的改进型,所以其逻辑图如下图所示。它由三输入与非门代替SR触发器中的两输入与非门,输入S和R用J和k代替。
JK触发器的设计如下:一个三输入与非门是J,时钟信号和反馈信号来自Q ,另一个三输入与非门是K,时钟信号和来自q的反馈信号,这种安排消除了SR触发器的不确定状态。
工作过程如下:
1:当输入J和K都为低电平时,Q返回其之前的状态值,即保存之前的数据。当时钟脉冲施加到JK触发器并且J输入为低时,与非门1的输出变高,而不管其它与非门。类似地,如果K输入是低电平,与非门2的输出也是高电平。因此,输出保持相同的状态,即触发器状态不变。
2:当J为低电平,K为高电平时,触发器将处于复位状态,即Q=0,Q =1.当时钟脉冲加到JK触发器上,输入J为低电平,K为高电平时,连接到J输入端的与非门的输出变为1,然后Q变为0。这将再次将触发器重置为其先前的状态。触发器将处于复位状态。
3:当J为高电平,K为低电平时,触发器将置位,即Q=1,Q =0.当时钟脉冲加到JK触发器上,输入J处于高电平,K处于低电平时,连接到K输入端的与非门的输出变为1。然后q 变为0,将触发器设置为高电平时钟输入。因此,触发器将处于设置状态。
4:当输入J和K都为高电平时,触发器处于Toggle状态,这意味着输出将补充先前的状态。
JK触发器的真值表如下:
JK触发器的竞绕条件
对于JK触发器的高输入,只有较低的与非门被互补输出(即Q和Q ).因此,当高输入连接到触发器时,在任何时刻,一个门使能,另一个门禁用。如果上面的门被禁用,它会将触发器驱动到SET状态,稍后当下面的门被启用时,它会将触发器驱动到RESET状态,这将导致输出切换。这将导致JK触发器中的竞争情况。
如何避免竞态条件
通过将时钟开启时间设置为小于触发器的传播延迟,可以避免竞争情况,这可以通过边沿触发来实现。
触发器在一个时钟周期内切换。主从JK触发器中引入了这个概念。
主从JK触发器
主从JK触发器是一种同步允许数据在时钟信号的定时下传输的设备。主从触发器由两个时钟触发器串联而成,将输入与输出隔离开来,因此被称为主从。主从JK触发器不仅可以消除普通JK触发器的竞争问题,还可以模仿SR触发器、时钟触发器、D触发器和Toggle触发器的功能。因为它反馈了Q和Q 触发器的输出连接到主触发器,并且主触发器的输出连接到从触发器作为输入之一。
当时钟输入为高电平时,主触发器有效,从触发器无效。根据输入,主触发器的输出被置位或复位,而从触发器的输出保持不变,因此保持在之前的状态。当从触发器被低时钟输入激活时,从触发器的输出改变。当时钟为高电平时,主触发器的输出被置于保持状态,因为从器件在此期间无效。当时钟为低电平时,主触发器的输出从触发器看到,并传递到输出端。从触发器的输出是主从触发器的最终输出。最终输出在时钟脉冲结束时提供。
主从JK触发器是两个SR触发器的级联组合,从从器件的输出反馈到主器件的输入。其电路如下图所示:
正时钟脉冲被施加到主触发器,并且它们在被施加到从触发器之前被反转,也就是说,主触发器在正转换期间是活动的,而从触发器在负转换期间是活动的。在时钟的上升沿期间,来自输入J和K的数据被传输到主触发器并保持在那里,直到时钟的下降沿出现。然后将数据或信息传递给从触发器,在那里收集输出。
具有两个JK触发器的主从JK触发器的符号表示如下。
主从JK触发器和预置及清零输入的真值表如下:
当时钟输入为低电平时,主触发器的两个输入,即J和K输入,对主从触发器的输出没有影响。
当时钟输入为高电平时:
如果j为低电平,k为低电平:状态没有改变。
如果j为低,k为高:主从触发器将处于复位状态。
如果j为高,k为低:主从触发器将被置位。
如果j为高电平,k为高电平:切换状态。
时序图如下:
输入脉冲的宽度可以小于或大于触发器的传播延迟,这不会影响输出状态。然而,如果不违反建立和保持时间,时钟上升沿的J和K输入值将影响主从触发器的输出状态。
主要应用
JK触发器是数字电子产品中应用最广泛的触发器之一。这是因为它们的通用可编程特性。它的一些主要应用包括:
移位寄存器
分频器
开关应用
并行数据传输
串行数据传输
二进制计数器
序列检测器
摘要
JK触发器是数字电路触发器中的典型电路单元,具有置0、置1、保持和翻转的功能。在各种集成触发器电路中,JK触发器的功能最为齐全。但在实际应用中,它不仅具有很强的通用性,而且可以灵活转换其他类型的触发器,因此其应用非常广泛。
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